在ISCAS 2026上，華為半導體負責人何庭波提出「τ定律」，主張將「時間」作為晶片設計的統一度量標準，從過往以面積為核心的PPAC指標，轉向以信號延遲為主導的系統優化。此框架下，性能、功耗、面積與成本皆可換算為時間成本，打破傳統製程競爭邏輯。為實現此目標，華為發展出「Logic Folding」技術，透過垂直堆疊有源層與亞2微米混合鍵合，大幅縮短信號路徑，使麒麟晶片的電晶體密度與功耗效率顯著提升。

該技術不依賴EUV光刻，而是以先進封裝彌補製程差距，其1.5微米混合鍵合間距與對準精度已達台積電SoIC水準。這意味著華為正以封裝技術部分替代製程微縮功能，走出一條不同於傳統半導體巨頭的技術路徑。過去六年量產381款晶片的實績，也為此理論提供實務支撐。

τ定律更進一步要求從晶片設計到系統整合的全棧協同，打破過去串行開發造成的「資訊孤島」。這不僅是技術變革，也牽動產業鏈合作模式的重構。當物理微縮逼近極限，時間維度的優化或將成為下一階段競爭關鍵。